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電源廠家分析:電源供電以及電機(jī)驅(qū)動(dòng)原理

來源:電源廠家 作者:昂佳科技 點(diǎn)擊:發(fā)表時(shí)間:2020-03-06 11:47:14

第一部分:供電電路原理

  供電部分原理圖如圖1-1所示:

電源供電部分原理圖
圖1-1

  從圖1-1中可知道供電有+5V、+3.3V、+1.5V三種,其中每個(gè)電源均有0.1µF的旁路電容,將電源中的高頻串?dāng)_旁路到地,防止高頻信號(hào)通過電源串?dāng)_到其它模塊中。同時(shí)還能將電源本身的工頻干擾濾除。

  值得注意的是:在布線的時(shí)候,經(jīng)退藕電容退藕后的電源輸出點(diǎn)應(yīng)該盡量緊靠芯片的電源引腳進(jìn)行供電,過長的引線有可能重新變成干擾接收天線,導(dǎo)致退藕效果消失。如果無法讓每個(gè)退藕后的電源輸出點(diǎn)均緊靠芯片的電源引腳,那么可以采用分別退藕的方法,即分別盡量緊靠每個(gè)芯片的電源引腳點(diǎn)接入退藕電容進(jìn)行退藕,這也解釋了為什么圖1-1的3.3V電源有兩個(gè)退藕輸出點(diǎn)。

第二部分:電機(jī)驅(qū)動(dòng)電路原理

  電機(jī)驅(qū)動(dòng)電路原理如圖2-1所示:

電機(jī)驅(qū)動(dòng)電路原理
圖2-1

  圖2-1中Header 4X2為4排2列插針,F(xiàn)M0~3為FPGA芯片I/O輸出口,加入的插針給予一個(gè)可動(dòng)的機(jī)制,在需要使用時(shí)才用跳線帽進(jìn)行相連,提高I/O口的使用效率。

  RES5是五端口排阻,內(nèi)部集成了4個(gè)等阻值且一端公共連接的電阻,PIN 1是公共端,PIN2~5為排阻的輸出端,排阻原理圖如圖2-2所示:

電源排阻原理圖
圖2-2

  該排阻公共端接電源,即上拉電阻形式,作用是增強(qiáng)FPGA芯片I/O口(以下簡稱I/O口)的驅(qū)動(dòng)能力,實(shí)際上就是增加I/O輸出高電平時(shí)輸出電流的大小。當(dāng)I/O輸出高電平時(shí),+5V電源經(jīng)排阻與IN1~4相連,相當(dāng)于為I/O提供一個(gè)額外的電流輸出源,從而提高驅(qū)動(dòng)能力。當(dāng)I/O輸出低電平時(shí),可將I/O近似看做接地,而IN1~4因與I/O由導(dǎo)線直接相連,因此直接接受了I/O的低電平輸出信號(hào)。此時(shí),+5V電源經(jīng)排阻R、I/O內(nèi)部電路(電阻近似為零)后接地,因此該路的電流不能大于I/O的拉電流(Ii)最大值,有公式2-1:

  由公式2-2可以得出排阻的取值范圍。

  該上拉電阻除了提高驅(qū)動(dòng)能力外,還有一個(gè)作用,就是進(jìn)行電平轉(zhuǎn)換。經(jīng)查,ULN2003的接口邏輯為:5V-TTL, 5V-CMOS邏輯。而在3.3V供電的情況下,I/O口可以提供3.3V-LVTTL,3.3V-LVCMOS,3.3V-PCI和SSTL-3接口邏輯電平。因此,需要外接5V的上拉電阻將I/O電平規(guī)格變成5V電平邏輯。

  芯片ULN2003內(nèi)部集成7組達(dá)林頓管,專門用于提高驅(qū)動(dòng)電流,芯片引腳間邏輯如圖2-3所示:

芯片引腳間邏輯
圖2-3

ULN2003內(nèi)部集成的達(dá)林頓管電路
圖2-4

  由于I/O電流遠(yuǎn)遠(yuǎn)不足以驅(qū)動(dòng)電機(jī),因此需要外接該芯片驅(qū)動(dòng)電機(jī),ULN2003內(nèi)部集成的達(dá)林頓管電路如圖2-4所示。達(dá)林頓管的形式具有將弱點(diǎn)信號(hào)轉(zhuǎn)化成強(qiáng)電信號(hào)的特點(diǎn),I/O電平邏輯從PIN IN輸入,通過達(dá)林頓管控制PIN 9(COMMON)端輸入的強(qiáng)電信號(hào)按照I/O信號(hào)規(guī)律變化。值得注意的是:ULN2003輸出邏輯將與輸入邏輯相反,編程時(shí)應(yīng)該注意該特點(diǎn)。

  RES6是六端口排阻,內(nèi)部集成了5個(gè)等阻值且一端公共連接的電阻,PIN 1是公共端,PIN2~6為排阻的輸出端,原理圖與接法說明可參考上述圖2-2,排阻取值范圍計(jì)算參見公式2-2,此處不再贅述。值得注意的是:RES6的PIN 1與PIN 2相連,是因?yàn)槎喑隽艘粋€(gè)不使用的電阻,為了避免PIN 2懸空,因此將PIN 2與PIN 1(公共端)相連,即PIN 2對(duì)應(yīng)的電阻被短路,從而既避免的懸空的引腳,又能使該電阻失效。

第三部分:電機(jī)指示燈電路原理

  電機(jī)指示燈電路如圖3-1所示:

電機(jī)指示燈電路
圖3-1

  電機(jī)部分指示燈用于指示各路信號(hào)的邏輯電平狀態(tài),其中R106~109為限流電阻,防止發(fā)光二極管因電流過大燒毀。值得注意的是:該指示燈的發(fā)光二極管接成共陽極,由M0~3信號(hào)端口產(chǎn)生低電平點(diǎn)亮對(duì)應(yīng)的二極管,而ULN2003的OUT與IN邏輯電平相反,因此對(duì)于I/O口FM0~3來說,輸出高電平就能點(diǎn)亮對(duì)應(yīng)的發(fā)光二極管,例如:FM0輸出高電平,則對(duì)應(yīng)LD17點(diǎn)亮,編程時(shí)應(yīng)注意此電路將I/O實(shí)際邏輯反相了兩次,對(duì)應(yīng)關(guān)系為I/O口輸出哪路高電平則對(duì)應(yīng)點(diǎn)亮哪路指示燈。

第四部分:時(shí)鐘電路原理

  時(shí)鐘電路如圖4-1所示:

時(shí)鐘電路
圖4-1

  采用50Mhz有源晶振產(chǎn)生時(shí)鐘信號(hào),接法采用有源晶振的典型接法:PIN 1懸空,PIN 2接地,PIN 3輸出時(shí)鐘信號(hào),PIN 4接電源。由于FPGA的I/O供電為3.3V,而時(shí)鐘電路產(chǎn)生的時(shí)鐘信號(hào)要由I/O口接收,因此時(shí)鐘信號(hào)最大值不能超過3.3V,故時(shí)鐘電路電源采用3.3V供電。

第五部分:FPGA部分電路原理

  FPGA部分電路原理圖如圖5-1所示:

FPGA部分電路原理
圖5-1

  Header 18X2為18排2列排陣,兩組排陣分別與PIN口、3.3V電源、數(shù)字地相連,提供了可動(dòng)的機(jī)制,使得PIN口可根據(jù)需要用排線與目標(biāo)相連,打到信號(hào)傳輸?shù)哪康?。?.3V電源以及數(shù)字地針口則可以根據(jù)需要,用排線為目標(biāo)提供邏輯高電平或邏輯低電平。

  U21D為FPGA芯片的時(shí)鐘信號(hào)接收部分,通過網(wǎng)絡(luò)標(biāo)號(hào)“CLK0~3”與對(duì)應(yīng)的時(shí)鐘信號(hào)端口相連。

  U21C為FPGA芯片的供電及接地部分,含有“GND”字樣的是“地”端口,與數(shù)字地相連,VCCIO1~4為I/O口供電端口,采用3.3V電源供電,通過網(wǎng)絡(luò)標(biāo)號(hào)“+3.3V”與3.3V電源端口相連。VCCA_PLL1、VCCA_PLL2、VCCINT為內(nèi)部運(yùn)算器和輸入緩沖區(qū)的供電端口,采用1.5V電源供電,通過網(wǎng)絡(luò)標(biāo)號(hào)“+1.5V”與1.5V電源端口相連。

  U21B為JTAG與AS下載部分,TMS、TCK、TD1、TD0分別為JATAG下載方式的模式選擇端、時(shí)鐘信號(hào)端、數(shù)據(jù)輸入端、數(shù)據(jù)輸出端。DATA0為AS下載的數(shù)據(jù)端口,MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS端口按照典型接法相連。值得注意的是:無論AS還是JTAG都是通過JTAG標(biāo)準(zhǔn)通訊,AS下載一般是下載POF到PROM(flash)里,重新上電仍然可以加載,JTAG下載是通過JTAG口將sof文件直接下載到FPGA內(nèi),一般是臨時(shí)調(diào)試用的,掉電就丟失了。

  U22是電可擦除ROM,用于存放AS下載后的數(shù)據(jù),使得FPGA的程序段掉電也能得以保存,DATA端是數(shù)據(jù)讀取端,用于讀取ROM內(nèi)數(shù)據(jù)。DCLK為時(shí)鐘端口,用于接收時(shí)鐘信號(hào)進(jìn)行同步傳輸。nCS是片選端口,用于接收片選信號(hào)表示對(duì)該芯片進(jìn)行通訊。ASDI為AS下載數(shù)據(jù)輸入端,用于接收AS下載數(shù)據(jù)。VCC與GND分別為電源端口與地端口,分別接3.3V與數(shù)字地。


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